在半导体制造领域，3纳米工艺是继5纳米MOSFET（金属氧化物半导体场效应晶体管）技术节点之后的下一次缩小芯片尺寸的工艺。韩国芯片制造商三星于2022年年中开始出货其3纳米栅极全包域(GAA)工艺，被称为3GAA[1][2]。而在2022年12月29日，台湾芯片制造商台积电宣布其3纳米半导体工艺（称为N3）的大规模生产已经开始，并且产量良好[3]。一种升级版的3纳米芯片工艺，名为N3E，可能会在2023年开始生产[4]。美国制造商英特尔计划在2023年开始生产3纳米工艺的芯片[5][6][7]。
三星的3纳米工艺基于GAAFET（全包域场效应晶体管）技术，这是一种多栅MOSFET技术，而台积电的3纳米工艺仍然使用FinFET（翼式场效应晶体管）技术[8]，尽管台积电正在研发GAAFET晶体管[9]。具体来说，三星计划使用自己的GAAFET变种，被称为MBCFET（多桥道场效应晶体管）[10]。英特尔的工艺被称为“英特尔3”，没有“纳米”后缀，将使用改进、增强和优化版本的FinFET技术，以提高性能与功耗比、使用EUV光刻技术，以及提高功耗和面积的性能[11]。
“3纳米”这个术语与晶体管的实际物理特征（如栅极长度、金属间距或栅极间距）无关。根据IEEE标准协会工业协会发布的《国际器件与系统路线图》2021年更新中的预测，3纳米工艺节点预计具有48纳米的栅极间距和24纳米的最紧凑金属间距。
| 工艺 | 栅极间距 | 金属间距 | 年份 |
|---|---|---|---|
| 5 nm | 51 nm | 30 nm | 2020 |
| 3 nm | 48 nm | 24 nm | 2022 |
| 2 nm | 45 nm | 20 nm | 2024? |
然而，在实际商业实践中，“3 纳米”主要被各个微芯片制造商用作市场推广术语，用来指代一代新的、改进的硅半导体芯片，其特点是晶体管密度增加（即更高程度的微型化）、速度提高和功耗降低[13][14]。不同制造商之间并没有关于什么数字定义了3纳米工艺的行业共识。通常，芯片制造商会将其自己的前一代工艺节点（在这种情况下是5纳米工艺节点）作为比较基准。例如，TSMC已经表示，其3纳米FinFET芯片在相同速度下将减少25-30%的功耗，相同功耗下速度提高10-15%，晶体管密度比其前一代5纳米FinFET芯片提高约33%[15][16]。另一方面，三星表示，其3纳米工艺将减少45%的功耗，性能提高23%，并减少16%的表面积，相对于其前一代5纳米工艺[17]。在3纳米工艺下，EUV光刻面临新的挑战，这导致需要使用多重光刻技术[18]。
历史：
2017年9月29日，台积电宣布未来3纳米（nm）制程晶圆厂，落脚台湾台南市的南部科学工业园区，预计最快2022年量产。台积电于2020年第一季宣布3纳米制程将在2021年试产，并在2022下半年正式量产，其3纳米制程将继续采用FinFET（鳍式场效晶体管）。
2019年5月，三星表示其3纳米产品预计于2021年推出[3]。此后由于受到2019冠状病毒病疫情影响，三星的3纳米制程推出时程被延后到了2022年。
Intel在2019年泄漏的路线图显示，其3纳米制程预计在2025年推出。
2022年7月25日，三星宣布推出首款3纳米制程芯片，采用GAA FET（闸极全环场效晶体管）技术
据介绍，相较5nm N5工艺，相同功耗下，台积电3nm N3性能可提高10-15％；相同性能下，N3功耗可降低25-30％；N3的逻辑密度、SRAM密度、模拟密度分别是N5的1.7倍、1.2倍、1.1倍。
同时，台积电总裁魏哲家宣布，台积电已整合旗下包括SoIC、InFO、CoWoS等3D封装技术平台，命名为台积电3D Fabric。
台积电高级副总裁Kevin Zhang和Y.P. Chin在预先录制的视频中提到，台积电正在其总部旁边正建设一个专注于2nm芯片研发的新研发中心，拥有8000名工程师，将运营一条先进的生产线，该项目的第一阶段将于2021年完成。
作为全球晶圆代工「一号玩家」，从台积电的分享，我们可以看到全球先进制程最前沿的芯片制造技术风向。
台积电介绍了5nm N5、N5P、N4工艺以及3nm N3工艺的PPA优化情况。
据悉，台积电5nm N5工艺广泛采用了EUV技术。相较7nm N7工艺，台积电N5工艺在相同功耗下的性能提高了15％，在相同性能下的功耗降低了30％，逻辑密度为N7的1.8倍。
台积电还提到，N5的缺陷密度学习曲线比N7快，这意味着5nm工艺将比其上一节点能更快地达到更高的良率。
N5P和N4属于5nm N5的增强版本。
N5P主要面向高性能应用，计划在2021年投入使用。与N5相比，同等功耗下，N5P的性能可提高5％；同等性能下，N5P的功耗可降低10％。
由于与N5节点在IP上兼容，因此台积电的5nm N4工艺可提供直接迁移，性能、功耗和密度均有所增强。台积电计划在2021年第四季度开始N4风险生产，目标是在2022年实现大批量生产。
相比5nm N5节点，台积电3nm N3在相同功耗下的性能可提高10-15％，在相同性能下的功耗可降低25-30％；逻辑密度提高70%，SRAM密度提高20%，模拟密度提高10%。
参考资料：
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